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工作後的第一篇專利通過,來更新一下。
到今天2013/3/15為止,共發表了IEEE Regular Journal 4篇IEEE Brief Journal 3篇IEEE Conference paper 11篇;申請通過了美國專利4篇台灣專利4篇

  期刊、會議、專利 篇數
Regular Journal (4) IEEE JSSC 2
IEEE T-CAS1 1
IEEE T-VLSI 1
Brief Journal (3) IEEE T-CAS2 3
Conference Paper (11) IEEE ISSCC 1
IEEE ASSCC 1
IEEE ISCAS 4
IEEE AP-ASIC 3
IEEE ICECS 1
IEEE APCCAS 1
Patent (8) US Patent 4
Taiwan Patent 4



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每年在美國舊金山舉行的的IEEE國際固態電子電路會議(Internal Solid-State Circuit Conference,簡稱ISSCC)是IC設計界的最高盛會,世界ㄧ流的公司、學校都會在這發表重大的技術和研究成果。今年的ISSCC舉辦的時間在2月8日~12日,共五天。拿到剛出爐的2009年電子論文集,當然要趕緊看看有什麼與自己研究、工作相關的論文,此外,還要關心ㄧ下台灣今年的表現如何。

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這篇是舊文重貼,原文是發表在ptt的PHD板,由於最近有人問我投稿的一些問題,所以把原來的文章重新在blog發表。如有問題歡迎留言給我。


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談完LOD Effect,就不得不再談談WPE。
在先進半導體製程中,除了LOD (Length of Diffusion) Effect外,另ㄧ個常被提到的問題就是Well Proximity Effect,簡稱WPE,中文叫"井鄰近效應"。白話ㄧ點來說,是靠近井(Well)所造成的效應。

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Introduction to LOD Effect (上)一文中,已經簡單的介紹LOD (Length of Diffusion) Effect,接著來談談如何降低LOD Effect對電路的影響。LOD Effect有兩個重要參數SA、SB,由前文得知我們可以預先估計SA、SB的長度代入模擬中,這樣就可以精確的把LOD Effect考慮進去。不過實際電路設計時,你無法很準確的估計每個Device的SA(SB),尤其是Analog Circuit Layout上,還需考慮許多對稱的問題。所以一般我們只預估重要設計(Critical Block)裡面的SA(SB),再利用Layout上的技巧來降低LOD Effect對電路的影響。(註一)

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在先進的CMOS製程裡,LOD (Length of Diffusion) Effect將會是影響類比電路的一個重要參數。
剛好最近讀了一些有關LOD Effect的文章,發現LOD Effect的資訊幾乎都是英文的,故想用正體中文把這LOD Effect做個簡單的介紹,讓初次碰到LOD Effect的Designer可以快速進入狀況。

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出包了~~~我的第一個project原本以為會順順利利完成~~~ 
結果還是出包了~~~~很幹~~~ 心情不好~~~~
我做的design沒出問題,反而是客戶拿別人的IP來用出包了~~~
沒幫他們check出來問題...................

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最近正在做PLL/DLL的設計,需要把輸出訊號用眼圖的方式表現來評估抖動(jitter)。
以下就是介紹產生眼圖的方法。

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Because I am doing PLL/DLL design, I need to generate eye diagram in HSPICE.
Please paste the following sentences (red words) in your netlist and then run simulation.

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32kHz crystal oscillator~ 它振了~~
我想我的test patten太少了~~
要多試一些組合才是才是~~

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經雷克斯的提醒

這樣去count出來的結果本來就會算錯(不穩定)~

即使我RC oscillator再準也是如此

應該要好好計算一下

到底是我這的問題,還是跟本是digital那的架構問題


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該來學學spectre了~

似乎還蠻好用的

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怎麼搞不定~~

遜~~遜~~遜~~

還是simulation的方法有誤~~

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MIN capacitor的dc bias voltage 並不是很高
要小心別讓它過高了~~

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模擬了一整天的pierce oscillator都不work~
加上.option accurate就OK啦!

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