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每年在美國舊金山舉行的的IEEE國際固態電子電路會議(Internal Solid-State Circuit Conference，簡稱ISSCC)是IC設計界的最高盛會，世界ㄧ流的公司、學校都會在這發表重大的技術和研究成果。今年的ISSCC舉辦的時間在2月8日~12日，共五天。拿到剛出爐的2009年電子論文集，當然要趕緊看看有什麼與自己研究、工作相關的論文，此外，還要關心ㄧ下台灣今年的表現如何。
今年ISSCC共錄取了204篇論文，分別來自23個國家，台灣共有19篇文章入選，為全世界排名第三的國家，第一名是美國共有89篇入選，第二名是日本有37篇入選，第四名是韓國共有16篇論文在ISSCC 2009發表。
以下把台灣錄取的論文(第一作者皆是台灣)整理一下。(以下順序依照論文集的先後)
Paper 1
Title： A 5b 800MS/s 2mW Asynchronous Binary-Search ADC in 65nm CMOS

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談完LOD Effect，就不得不再談談WPE。
在先進半導體製程中，除了LOD (Length of Diffusion) Effect外，另ㄧ個常被提到的問題就是Well Proximity Effect，簡稱WPE，中文叫"井鄰近效應"。白話ㄧ點來說，是靠近井(Well)所造成的效應。
WPE的原因

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在Introduction to LOD Effect (上)一文中，已經簡單的介紹LOD (Length of Diffusion) Effect，接著來談談如何降低LOD Effect對電路的影響。LOD Effect有兩個重要參數SA、SB，由前文得知我們可以預先估計SA、SB的長度代入模擬中，這樣就可以精確的把LOD Effect考慮進去。不過實際電路設計時，你無法很準確的估計每個Device的SA(SB)，尤其是Analog Circuit Layout上，還需考慮許多對稱的問題。所以一般我們只預估重要設計(Critical Block)裡面的SA(SB)，再利用Layout上的技巧來降低LOD Effect對電路的影響。（註一）
這裡用一個Current Mirror電路為例子，如圖一，Ii為輸入電流、Io為輸出電流。
圖一：
假設我們要設計Ii=Io，也就是要MOS1=MOS2。我們可以單獨把MOS1和MOS2畫出來，且SA1=SA2、SB1=SB2，如圖二。這樣LOD Effect對MOS1和MOS2的影響是相同的。
圖二：

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在先進的CMOS製程裡，LOD (Length of Diffusion) Effect將會是影響類比電路的一個重要參數。
剛好最近讀了一些有關LOD Effect的文章，發現LOD Effect的資訊幾乎都是英文的，故想用正體中文把這LOD Effect做個簡單的介紹，讓初次碰到LOD Effect的Designer可以快速進入狀況。
我把文章分成上、下兩篇，上集先簡單介紹LOD Effect，接著是如何模擬LOD Effect對MOS的影響。
而下集介紹如何避免LOD Effect對電路的影響。
什麼是LOD Effect?

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