在先進的CMOS製程裡，LOD (Length of Diffusion) Effect將會是影響類比電路的一個重要參數。
剛好最近讀了一些有關LOD Effect的文章，發現LOD Effect的資訊幾乎都是英文的，故想用正體中文把這LOD Effect做個簡單的介紹，讓初次碰到LOD Effect的Designer可以快速進入狀況。
我把文章分成上、下兩篇，上集先簡單介紹LOD Effect，接著是如何模擬LOD Effect對MOS的影響。
而下集介紹如何避免LOD Effect對電路的影響。
什麼是LOD Effect?
LOD是Length of Diffusion 的縮寫，直接翻譯就是擴散區長度所造成的影響。從025um以下的製程，元件與元件間是利用較先進的STI(Shallow Trench Isolation)的方法來做隔絕。由於STI的作法，會在substrate上挖出一個溝槽，再填入二氧化矽當絕緣層。這個在substrate挖出溝槽的動作會產生應力的問題，由於FOX(Field Oxide)到Poly Gate的距離不同，應力對MOS的影響也不同。所以當擁有相同的Gate Length和Gate Width的兩個MOS，因為擴散區長度不同造成其電流不同。
如下圖一，兩個MOS (A和B)其Gate Length與Gate Width皆為0.5um和2um，但由於擴散區分別為1um和1.5um，所以其電流大小並不同。
圖一：
LOD Effect對PMOS和NMOS的影響正好相反。當PMOS的電流隨SA(SB)變小而變大，NMOS的電流影響則是SA(SB)越小電流越小。
如何模擬LOD Effect?
我一般都是用HSPICE做電路模擬，所以這裡介紹用HSPICE來模擬LOD Effect對電路的影響。傳統的BSIM3 SPICE Model並沒有把LOD Effect的效應估算進去，而BSIM4的Spice Model開始支援LOD Effect，所以要模擬LOD Effect必須使用BSIM4的Model。目前晶圓廠的先進製程都已提供支援BSIM4的Model給客戶使用了。
LOD Effect最重要的參數就是擴散區長度。由於Drain和Source的擴散區長度不一定相同，所以一顆MOS有SA和SB兩個參數描述LOD Effect所造成的影響，如下圖二所示。
圖二：
所以在SPICE Netlist裡，再加上SA, SB兩個參數即可，如下面M1這個MOS，在Model Name之後加入SA、SB參數。
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M1 VD VG VS VB NMOS L=0.5U W=2U SA=1U SB=1.5U
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由於SA、SB長度是由Layout決定的，所以在做Pre-Sim時，可以預先估計SA、SB的大小代入SPICE Netlist中做模擬。當Layout完成後，可由Calibre、Assura、Star-RCXT等寄生參數萃取軟體(Layout Parasitics Extraction )把SA、SB抓出來，再利用HSPICE做Post-Layout Simulation。
圖三是我用HSPICE做單一顆NMOS電流的模擬，X軸為SA(SB)的大小，Y軸為電流大小。我們可以看到，當SA(SB)較小的時候，NMOS的電流比較小，當SA(SB)越來越大時，電流也變大，當SA(SB)大到一定程度時，電流有飽和的趨勢。
圖三：
圖四一是對PMOS、NMOS用HSPICE做LOD Effect的模擬，X軸為SA(SB)的大小，從0.5um到100um，Y軸為電流大小，此電流以SA=SB=100um時的電流標準化後的結果。從圖四可以證明第一段所說明的結果，LOD Effect對PMOS和NMOS的影響正好相反。
圖四：
前面已經簡單介紹什麼是LOD Effect，並介紹如何在HSPICE裡把LOD Effect考慮進去，再下一篇文章將介紹如何利用Layout上的技巧來避免LOD Effect對電路的影響。
延伸閱讀1：Introduction to LOD Effect (下) by BuBuChen
參考文獻(References)：
[1] Y. M. Sheu, et al., "Impact of STI Mechanical Stress in Highly Scaled MOSFETs," in Proc. IEEE International Symposium on VLSI Technology, Systems and Applications, 2003, pp. 76-79.
[2]P. G. Drennan, et al., "Implications of Proximity Effects for Analog Design," in Proc. IEEE Custom Integrated Circuits Conference, 2006, pp. 169-176.
遊山玩水、旅遊記事 (8)
期待下集能趕快出現唷~~~~
想不到有人期待下集,看樣子我不能再拖稿了...^^ 原本以為沒什麼人會看這篇呢...:p
最近在看BSIM3和BSIM4 model的不同 剛好從google上找到這一篇,也回憶起好像在foundry的tech file看到過LOD Effect 繼續期待下集囉~~
哈~~~瞭解~~~ 看這星期回家，找個時間把下集寫完。^^
提出兩個可能有錯的地方: 如下圖一，兩個MOS (A和B)其Gate Length與Gate Width皆為0.5um和2um，但由於擴散區分別為1.5um和2um，所以其電流大小並不同。 =>應該是1.5um和1um M1 VD VG VS VB NMOS L=0.5U W=2U SA=1U SA=1.5U =>應該是SA=1U SB=1.5U
謝謝!!已經更正囉。 如有錯誤，歡迎提出來。
我也很期待下集出現
to Miss L: 你在期待什麼??? 今天晨騎摔車,下午跑去跟大學朋友吃下午茶,應該又要拖稿了.....
我是路人甲，我也期待下集哦
其實已經動手了,只是一直沒完成.....:p 我會盡快的~~:p
解說的真是太好了，希望你能多發表一些看法和經驗，加油~~!!
謝謝~~~有機會再找一些主題來跟大家分享^^
我是亮嶢 什麼時候再去爬山啊????
約一約吧~~~我想去雪山^^
請問一下,如果是應力的關係, 加上0.25um以下都是Twin-Well製程, 為何PMOS與NMOS的結果會相反? 原文似乎沒有解釋這一點... Thanks
根據我的瞭解，應力造成hole mobility上升、electron mobility下降，所以當SA(SB)變小時，PMOS電流變大、NMOS電流變小。 如有錯誤請指證。謝謝。
不好意思 想請教一些問題! 我用的cell library 是45nm的 nangate library 它裡面所提供的cell的sp檔沒有SA SB這兩個參數 給的大概是以下形式 M1 VD VG VS VB NMOS L=0.5U W=2U AS=0.01P AD=0.01P PS=0.5U PS=0.5U AS AD分別是source以及drain的面積 PS PD是source的周長以及drain的周長 那是否可以更改AS AD PS PD這四個參數來達到類似更改SA SB的效果? 另外, 它裡面的model card有固定的mobility值 這個需要更改嗎? 謝謝!!
我沒用nangate的library, 所以不是很清楚, 不過一般AS/AD, PS/PD是source/drain的面積和週長來描述junction capacitance和diode. AS/AD/PS/PD看似和SA/SB有關係, 但在multu-finger的device時, AS/AD/PS/PD就和SA/SB沒什麼關係, 所以還是要用SA/SB來描述LOD effect. ps: mobility是foundry parameter, 請別更改它!!!一般designer會更改的都是layout上的參數~~