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不是我罵幹的!是layout engineer在LVS pass時罵的!!
不過我是罵Fuck,應該算半斤八兩囉!!
今天是tapeout的deadline,
由於部分lvs還未match,於是就跟layout engineer開始抓bug.
(ps:我算是公司裡懂dracula tool的人),
結果搞了整天,有一個unmatch始終有問題!!
check完layout以及我設計的analog的部分,開始懷疑是verilog code的問題!!
結果我們偉大的designer竟然不在(他還是project leader),
整個下午幾乎不見人影,還要AE打電話call他回來,
call了後還很久才回來,不一會兒又不見了!!
直到晚上,問題還是沒解決!!!
想找leader討論,最後該怎麼處理.....
.........他還是不在...............
當然最後還是被AE call回來了!!!
------------------------------------------------
他的理由是朋友來找他,所以他要陪人家吃飯,送人家坐車!!!
------------------------------------------------
幹~~今天要tapeout耶!!!
放我跟layout engineer在debug,
然後verilog code我又不懂,design又不是我設計的!!!
說難聽點,我的macro ok!!就不關我的事了!!!
而layout engneer還幫你抓netlist的問題~~
馬的~~整天都在搞這個,我自己都沒啥進度!!!
結果project leaader跟朋友去吃飯~~~~
某位同事說的對,這楊的engineer真好幹!!!!!
不過我是罵Fuck,應該算半斤八兩囉!!
今天是tapeout的deadline,
由於部分lvs還未match,於是就跟layout engineer開始抓bug.
(ps:我算是公司裡懂dracula tool的人),
結果搞了整天,有一個unmatch始終有問題!!
check完layout以及我設計的analog的部分,開始懷疑是verilog code的問題!!
結果我們偉大的designer竟然不在(他還是project leader),
整個下午幾乎不見人影,還要AE打電話call他回來,
call了後還很久才回來,不一會兒又不見了!!
直到晚上,問題還是沒解決!!!
想找leader討論,最後該怎麼處理.....
.........他還是不在...............
當然最後還是被AE call回來了!!!
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他的理由是朋友來找他,所以他要陪人家吃飯,送人家坐車!!!
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幹~~今天要tapeout耶!!!
放我跟layout engineer在debug,
然後verilog code我又不懂,design又不是我設計的!!!
說難聽點,我的macro ok!!就不關我的事了!!!
而layout engneer還幫你抓netlist的問題~~
馬的~~整天都在搞這個,我自己都沒啥進度!!!
結果project leaader跟朋友去吃飯~~~~
某位同事說的對,這楊的engineer真好幹!!!!!
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